英特尔首先打造了由 47 个芯片组成的显式解耦式芯片规划，其面向AI和高功能核算运用的 Ponte Vecchio 核算 GPU 就是其中之一。该产品至今仍保持着多芯片规划数量最多的纪录，但英特尔晶圆代工方案推出一款更为极致的产品：一款多芯片封装，在八个根本芯片上集成至少 16 个核算单元、24 个 HBM5 内存仓库，其尺度可扩展至市面上最大 AI 芯片的 12 倍（光罩尺度为 12 倍，超过了台积电的 9.5 倍）。当然，咱们不由要问，如此强壮的处理器需求怎样的功耗和散热？

  英特尔的概念性 2.5D/3D 多芯片封装展现了 16 个大型核算单元（AI 引擎或 CPU），这些单元选用英特尔 14A 乃至更先进的 14A-E 工艺技能（1.4nm 级、增强功用、第二代 RibbonFET 2 环栅晶体管、改善的 PowerVia Direct 反面供电）制作。

  这些芯片坐落八个（大概是光罩巨细的）核算根底芯片之上，这些芯片选用 18A-PT 工艺（1.8nm 级，经过硅通孔 (TSV) 和反面供电增强功能），能够履行一些额定的核算作业，或许为“主”核算芯片供给很多的 SRAM 缓存，正如英特尔在其示例中所展现的那样。

  技能与核算单元衔接，运用超高密度 10 微米以下铜对铜混合键合技能，为顶层芯片供给最大带宽和功率。英特尔的 Foveros Direct 3D 技能现在是英特尔晶圆代工封装立异的巅峰之作，显示了其精深的规划。

  根底芯片选用 EMIB-T（增强型嵌入式多芯片互连桥，带有 TSV），顶部选用UCIe-A，用于彼此之间以及与选用 18A-P（1.8nm 级，功能增强型）和定制根底芯片制作的 I/O 芯片之间的横向（2.5D）互连，最多可支撑 24 个 HBM5 内存堆叠。

  值得注意的是，英特尔提议运用根据 UCIe-A 的 EMIB-T 接口来衔接定制的 HBM5 模块，而不是运用契合 JEDEC 规范的、选用职业规范接口的 HBM5 仓库，这或许是为了取得更高的功能和容量。鉴于此次演示的性质，运用定制的 HBM5 仓库并非规划的根本要求；这只是是为了展现英特尔也能够集成此类器材。

  整个封装还能够包容 PCIe 7.0、光引擎、非相干结构、224G SerDes、用于安全等的专用加速器，乃至还能够包容 LPDDR5X 内存以添加 DRAM 容量。

  请注意，Intel Foundry 在 X 上发布的视频展现了两种概念规划：一种是“中等规划”规划，包含四个核算单元和 12 个 HBM 显存；另一种是“极点规划”规划，包含 16 个核算单元和 24 个 HBM5 显存仓库，本文要点介绍后者。即便是中等规划的规划，以今日的规范来看也适当先进，但 Intel 现在就能够量产。

  至于这种极致封装概念，或许会在本十年底呈现，到时英特尔不只会完善其Foveros Direct 3D封装技能，还会完善其18A和14A出产节点。假如英特尔能在本十年底出产出这种极致封装，将使其与台积电齐头并进。台积电也方案推出相似产品，乃至估计至少部分客户会在2027-2028年左右运用其晶圆级集成产品。

  在短短几年内将这种极致规划变为实际对英特尔来说是一个巨大的应战，由于它有必要确保组件在安装到主板上时不会变形，即便在极小的公役范围内，也不会因长期运用后的过热而产生形变。除此之外，英特尔（以及整个职业）还需求学习怎么样为尺度堪比智能手机（最大可达 10,296 平方毫米）的巨型处理器供给足够的热量和散热，而这些处理器的封装尺度还会更大，但这又是另一个话题了。

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